硬件描述语言-Verilog基本语法

¶模块 FPGA开发以模块为基础,每个可综合的.v文件都是一个模块。 模块由module和endmodule来声明,在这两个关键字的内部,完成模块功能的实现。 在Vivado的一个空项目中,新建一个.v源文件,会自动生成以下代码: `timescale 1ns / 1ps // 这行以后代码经...